内容摘要：快科技7月11日报道，SK海力士联合TetraMem及南加州大学USC）发布了一款基于忆阻器Memristor）的存内计算IMC）SoC芯片，专为边缘AI设备设计。该成果在能效表现上引发广泛关注，尽管

快科技7月11日报道，芯效远SK海力士联合TetraMem及南加州大学（USC）发布了一款基于忆阻器（Memristor）的海力存内计算（IMC）SoC芯片，专为边缘AI设备设计。士次该成果在能效表现上引发广泛关注，芯效远尽管其绝对性能仍受限于工艺节点，海力但在低功耗场景下展现出巨大潜力。士次

核心亮点：极致能效，芯效远碾压传统GPU

这款芯片最大的海力卖点在于其惊人的能效表现：
* 100MHz频率下：能效达到 21.3 TOPS/W。
* 400MHz频率下：能效仍维持在 11.9 TOPS/W。士次

据论文数据显示，芯效远其能效比英伟达A100在INT8模式下的海力表现高出整整一个数量级。这意味着在同等算力输出下，士次该芯片的芯效远功耗远低于传统高性能GPU，非常适合对功耗敏感的海力应用场景。

性能局限：峰值算力仅2.54 TOPS

尽管能效亮眼，士次但该芯片的绝对性能较为有限：
* 峰值算力：仅为 2.54 TOPS。
* 对比差距：这一数值比微软Copilot+ PC所需的最低算力要求低了约16倍。

因此，该芯片目前并不适合运行大型语言模型或高负载AI任务，其定位更偏向于轻量级、低功耗的边缘推理设备。

技术架构：65nm工艺与定制化NPU

芯片采用成熟的 65nm CMOS工艺制造，内部集成 10个NPU（神经网络处理单元），具体分工如下：
* 9个NPU：负责处理传统神经网络操作。
* 1个NPU：专门针对 深度可分离卷积（DWC）进行优化。

架构创新：锯齿形交叉阵列

优化后的NPU采用了独特的 锯齿形交叉阵列拓扑结构：
* 将传统的选择线改为 斜向走线。
* 实现了 28个独立的3×3卷积核并行处理。
* 极大提升了存储阵列的利用率，从而在有限面积内最大化计算密度。

忆阻器技术：双子阵列补偿提升精度

忆阻器本身存在编程精度低的问题，该团队通过技术创新解决了这一瓶颈：
* 原始精度：忆阻器编程精度仅约 2 bit。
* 补偿技术：采用 双子阵列补偿技术，将有效精度提升至约 4 bit。
* 技术路线对比：这一思路与英伟达的NVFP4类似，但英伟达采用数字域补偿，而SK海力士团队采用的是 模拟域补偿方案。

实测表现与制造细节

实际演示结果

• 测试模型：MobileNetV1Small。
• 推理精度：端到端推理精度达到 80.36%，与4-bit软件模型相当。
• 资源占用：测试中仅启用了10个NPU中的6个。
• 数据缺失：论文未披露所有NPU满载时的真实吞吐量数据。

制造工艺

SK海力士负责忆阻器器件的开发与制造，采用 后端工艺（BEOL）将阻变存储单元直接集成在65nm CMOS电路上方，实现了存算一体的高效集成。

总结：概念验证，前景可期

这篇论文本质上是一次 概念验证（PoC）。虽然其绝对性能数字在传统AI计算中并不突出，但其展现出的超高能效比，为功耗敏感的边缘AI场景提供了新的技术路径。随着忆阻器技术的成熟和工艺优化，这一方向值得持续关注。